D- Type FlipFlop (Bsp. 74HC74)
Beim 74HC74 handelt es sich um einen IC mit zwei integrierten vollständig unabhängigen D-Type FlipFlops (im Bild mit 1 oder 2 hinter den Eingängen gekennzeichnet). Bei jedem Clock Signal wird der am Dateneingang D anliegende Pegel an den Ausgang Q übertragen (synchron).
Mit Set S und Reset R lässt sich der Ausgang Q des FF jederzeit unabhängig des Clock-Signals ändern (asynchron). S und R sind aktive Low, in unbetätigter Stellung also mit HIGH verbunden.
Der IC wird mit 5V betrieben und kann den Ausgang mit rund 25mA bestromen. Die Zeit bis die Eingänge an den Ausgang übertragen werden (eng. Propagation Delay) dauert rund 20ns.
Pinbelegung
| Pin | Funktion |
|---|---|
| VCC | Versorgungsspannung +5V |
| GND | Minus - |
| RESET 1 und RESET 2 | R Eingang vom FF1 und FF2 (aktive Low) |
| DATA 1 und DATA 2 | D Eingang vom FF1 und FF2 |
| CLOCK 1 und CLOCK 2 | C Eingang vom FF1 und FF2 |
| SET 1 und SET 2 | S Eingang vom FF1 und FF2 (aktive Low) |
| Q 1 und Q 2 | Ausgang Q vom FF1 und FF2 |
| Q 1 und Q 2 | Invertierte Ausgänge vom FF1 und FF2 |
Funktionsweise
SR (Set-Reset) Flip-Flop
Ein SR FlipFlop (FF) ist ein IC Grundbaustein (eng. Basic Buildig Block) für Speicher und sequenzielle Logic-ICs (ShiftRegister, Counter,...). Alle anderen FlipFlop Arten leiten sich aus dem RS FF ab.
Ein SR FF lässt sich mit zwei NOR oder zwei NAND-Gattern aufbauen. Im Bild ist das FF mit NOR Gattern dargestellt. Die Möglichkeit einer Speicherung entsteht dadurch, dass der Ausgang Q erhalten bleibt solange nach einem 'Set' nicht 'Reset' anliegt, oder nach einem 'Reset' nicht 'Set' (siehe Wahrheitstabelle).
Ein reines RS FF als IC Baustein ist nicht verfügbar. Die Weiterentwicklung ist das D-FF.
D-Type (Data) FlipFlop
Der Nachteil eines SR Flip-Flops ist, dass die Eingänge mit S=1 und R=1 einen unbestimmten Zustand annehmen kann (siehe Wahrheitstabelle beim RS FF). Die Ausgänge sind damit nicht vorhersehbar.
Abhilfe schafft ein ein NOR-Gatter zwischen 'R' und 'S' (im Bild blau). Damit ist sichergestellt, dass 'S' und 'R' immer unterschiedliche Pegel haben. Den gemeinsame Eingang nennt man nur noch D (Daten Eingang).
Da sich bei jeder Änderung von D auch zeitgleich der Ausgang Q ändern würde (keine Speicherung) ergänzt man die Schaltung mit einem Clock-Eingang (im Bild rot). Das Clock Signal führt zu zwei jeweils dem Eingang R und S vorgelagerten AND-Gate. Erst wenn ein Clock Signal anliegt wird der Eingang D auf R und weiter übertragen. Solange kein Clock-Signal anliegt und sich der Eingangspegel D nicht ändert bleibt das Ausgangssignal Q gespeichert.
D-FlipFlop als T-FlipFlop (Toggle)
Verbindet man den Ausgang Q mit dem Eingang D erhält man ein Toggle Flip-Flop. Bei jedem Clock-Signal ändert sicher der Ausgang Q.
IC Ansteuerung
Angeschlossen ist hier nur das FF 1 auf der unteren IC Seite. Die Tasten sind von links nach rechts
angeschlossen an SET, CLOCK, DATA und RESET. Am Ausgang Q ist ist die LED angeschlossen. Der Ausgang Q ist nicht belegt.
Wichtig sind die Pegel der 4 Schalter. SET und RESET sind aktive Low. Unbetätigt liegt an diesen beiden Eingängen also HIGH an. Dies wird durch die Pullup-Widerstände auf +5V sichergestellt. Beim drücken der Taster werden diese auf GND gelegt (=active LOW).
DATA und CLOCK sind aktive HIGH, also im nicht betätigten Zustand mit Pullup-Widerständen mit GND verbunden. Erst beim betätigen geben sie einen HIGH Pegel weiter (=aktive HIGH).