JK FlipFlop (Bsp. SN74HC112N)
Beim SN74HC112N handelt es sich um einen IC mit zwei integrierten vollständig unabhängigen JK-FlipFlops (im Bild mit 1 oder 2 vor den Eingängen gekennzeichnet). Der Eingang J (J=1) schaltet bei einem zeitgleichen Clock-Signal den Ausgang Q auf HIGH. Der Eingang K (K=1) schaltet den Ausgang Q wieder auf LOW.
Liegt sowohl bei J als auch bei K kein HIGH Pegel an (J=K=0) ändert sich am Ausgang Q nichts (vorangegangener Pegel bleibt gespeichert). Genauso ist es egal bei welchen Eingangspegeln solange kein Clock-Signal anliegt.
Mit PRE (=Set) und CLR (=Reset) lässt sich der Ausgang Q des FF jederzeit unabhängig des Clock-Signals ändern (asynchron). PRE und CLR sind aktive Low, in unbetätigter Stellung also mit HIGH verbunden.
Der IC wird mit 5V betrieben und kann den Ausgang mit rund 25mA bestromen. Die Zeit bis die Eingänge an den Ausgang übertragen werden (eng. Propagation Delay) dauert rund 20ns.
Pinbelegung
| Pin | Funktion |
|---|---|
| VCC | Versorgungsspannung +5V |
| GND | Minus - |
| 1 CLR und 2 CLR | Reset Eingang vom FF1 und FF2 (aktive LOW) |
| 1 PRE und 2 PRE | Set Eingang vom FF1 und FF2 (aktive Low) |
| 1 J und 2 J | J Eingang vom FF1 und FF2 |
| 1 K und 2 K | K Eingang vom FF1 und FF2 |
| 1 CLK und 2 CLK | Clock Eingang vom FF1 und FF2 |
| 1 Q und 2 Q | Ausgang Q vom FF1 und FF2 |
| 1 Q und 2 Q | Invertierte Ausgänge vom FF1 und FF2 |
Funktionsweise
Grundbaustein des JK-FlipFlops (FF) ist bei allen FF wieder das SR-FlipFlop (schwarz im Bild). Damit dieses SR FF nur bei einem gleichzeitig anliegenden Taktsignal schaltet werden zwei AND-Gatter davor gesetzt (grün im Bild). Als weitere Ergänzung kommen nochmal AND-Gatter davor die nur HIGH durchschalten, wenn neben den Eingangssignalen auch das rückgekoppelte Ausgangssignal einen positiven Pegel haben (rot im Bild).
J schaltet nur durch und Q damit auf HIGH, wenn Q bisher LOW war (und Q HIGH) und K setzt nur Q zurück auf LOW wenn dieser zuvor auf HIGH war.
JK Toggle FlipFlop
Legt man sowohl an J als auch an K dauerhaft ein HIGH Pegel an, schaltet der Ausgang Q immer abwechselnd auf 1 und 0. Hintergrund ist, dass die linken AND Glieder bei J=K=1 nur noch vom Ausgang Q bzw. Q abhängig sind.
IC Ansteuerung
Angeschlossen ist hier nur das FF 1. Die Tasten sind von links nach rechts angeschlossen an J, K und CLK.
PRE und CLR werden hier nicht benötigt und daher auf HIGH gelegt . Am Ausgang Q ist ist die LED angeschlossen. Der Ausgang Q ist nicht belegt.
Die Pulldown Widerstände an den Tastern dienen zum sicheren setzten einer logischen 0 solange die Schalter nicht betätigt sind. Beim Betätigen wird eine 1 auf die entsprechenden Eingänge gelegt.